UltraScale / UltraScale+ Interlaken

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产品描述

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        面向 Interlaken 的 AMD LogiCORE™ IP UltraScale™ 架构集成式 IP 核是一种可扩展的芯片至芯片互联协议,可在精选 UltraScale 架构中实现如下功能:

        • 信道逻辑唯一模式使每个串行收发器都能用来构建功能全面的 Interlaken 接口。在具有 48 个串行收发器的器件中,可维持最高 600 Gb/s 的总吞吐量。
        • 每个集成式 IP 核支持的协议逻辑最高可扩展至 150 Gb/s。Interlaken 集成式 IP 核解决方案符合“Interlaken 协议定义修订版 1.2(2008 年 10 月 7 日)。
        • 集成式 IP 核能实现规范中的信道逻辑和协议逻辑部分,这样可为每次实例化节省大约 88k+ 的系统逻辑单元 (LC),而且耗电量仅为等效软实现方案的 60% 左右。

        主要特性与优势

        • 总带宽高达 150 Gbps,提供以下配置
          • 多达 12 个数据速率介于 3.125 Gb/s 至 12.5 Gb/s 之间的信道
          • 多达 6 个数据速率介于 12.5 Gb/s 至 25.78125 Gb/s 之间的信道
        • 1 到 12 信道上的数据分条技术和去分条技术
        • 信道停止使用
        • 支持数据包和突发交错模式

        资源利用率


        技术支持

        技术文档

        主要资料

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        Document
        文件类型: Product Guides
        The core is a scalable chip-to-chip interconnect protocol designed to enable the following for use in select UltraScale™ and UltraScale+™ architectures.
        Associated File(s):
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        文件类型: Product Guides
        The core is a scalable chip-to-chip interconnect protocol designed to enable the following for use in select AMD UltraScale™ and AMD UltraScale+™ architectures.
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