Versal ACAP 设计流程文档

Xilinx 文档包含一系列用户设计流程,帮助您找到满足设计需求的相关内容。高层次设计流程如下所示。点击感兴趣的设计流程,并获取更多信息。

硬件、IP 与平台开发:为创建硬件平台的 PL IP 块、创建 PL 内核(HLS 或 RTL)、子系统功能仿真以及评估 Vivado 时序、资源及电源收敛提供指导。 还涉及开发用于系统集成的硬件平台(固定或可扩展)。

引导式 - 传统
创建自定义 PL IP 块与 RTL 模块 创建自定义 PL IP 块 与 RTL 模块 评估 Vivado SP&R OOC 评估 Vivado SP&R OOC 概述 概述 - 传统设计 利用现有 IP 利用现有 IP 利用现有 IP 设计范例 采用最佳 RTL 实践 采用最佳 RTL 实践 执行功能验证 执行功能验证 模块设计创建 模块设计创建
引导式 - 平台
使用 RTL 创建 PL 内核 使用 RTL 创建 PL 内核 使用 HLS 创建 PL 内核 使用 HLS 创建 PL 内核 使用 Vivado® IP Integrator 创建硬件平台 创建硬件平台 在 Vivado 中 ® IP Integrator 了解内核要求 了解内核要求 将 RTL 代码打包成 PL 内核 将 RTL 代码打包成 PL 内核 Vitis 平台介绍 Vitis 平台介绍 创建嵌入式平台 创建嵌入式平台 概述 概述 - 基于平台的设计 使用 Vitis HLS 库 使用 Vitis HLS 库 针对 Vitis™ HLS 进行编程 针对 Vitis™ HLS 进行编程 性能优化 性能优化 验证 PL 内核 验证 PL 内核
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