按需点播培训

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免费按需点播课程
使用 Versal ACAP 平台开始设计
本课程主要介绍 Versal® ACAP 架构与设计方法。本按需培训为付费点播课程,是 使用 Versal ACAP 进行设计:架构与方法课程的一天版。
通过 Vision AI 入门套件与系统级模块 (SOM) 使用加速应用
本课程将帮助您了解 Kria™ 系统级模块 (SOM) 和 Vision AI 入门套件,从而可帮助您立即利用 Vision AI 入门套件加速应用,无需任何安装或 FPGA 专业知识。
通过 Kria KR260 机器人入门套件使用加速应用
本课程将帮助您了解 Kria SOM 和 Kria KR260 机器人入门套件,从而可帮助您立即利用 KR260 入门套件加速基于机器人的应用,无需任何安装或 FPGA 专业知识。
使用 Alveo 卡加速动态工作负载
本课程概述了 Alveo™ 数据中心加速卡,重点介绍如何使用 Vitis™ 统一软件平台在 Alveo 卡上运行设计。
付费按需点播课程
使用 Vitis 统一软件平台加速应用
了解如何从在面向嵌入式应用和数据中心 (DC) 应用的 Vitis 统一软件环境中开发、调试和剖析全新或现有的 C/C++ 及 RTL 应用。
面向系统架构师的自适应 SoC
为系统架构师提供对 Zynq® UltraScale™ MPSoC 和 Versal ACAP 系列的功能和技术支持概述。
设计收敛技术
了解如何使用设计收敛的三大支柱(功能收敛、时序收敛和电源收敛)更高效地实现设计收敛。
使用 Vivado Design Suite 设计 FPGA(一)
本课程不仅将介绍 Vivado Design Suite 的入门信息,而且还将为那些未接触过 FPGA 设计的设计人员介绍 FPGA 设计流程。
使用 Vivado Design Suite 设计 FPGA(二)
了解如何建立更高效的 FPGA 设计。本课程建立在“使用 Vivado Design Suite 设计 FPGA 1”课程的概念之上。
使用 Vivado Design Suite 设计 FPGA(三)
了解如何高效使用时序收敛技术。本课程建立在此前“使用 Vivado Design Suite 设计 FPGA”课程的概念之上。
使用 Vivado Design Suite 设计 FPGA(四)
了解如何使用 Vivado Design Suite 和 Xilinx 硬件的高级功能。本课程建立在此前“使用 Vivado Design Suite 设计 FPGA”课程的概念之上。
使用 Vivado Design Suite 进行 Dynamic Function eXchange (DFX) 设计
了解如何使用 Vivado Design Suite 构建、实现和下载 Dynamic Function eXchange (DFX) FPGA 设计。
使用 IP Integrator 工具进行设计
探索 IP 集成器工具及其功能,以获得使用 Vivado Design Suite 开发、实现和调试不同 IPI 模块设计所需的专业知识。
使用 UltraScale 和 UltraScale+ 架构设计
向新老设计人员介绍 UltraScale™ 和 UltraScale+™ 架构。
使用 Versal ACAP 进行设计:架构和方法
了解 Versal ACAP 架构和设计方法。
使用 Versal ACAP 设计:片上网络
向熟悉 Xilinx 器件的用户介绍 Versal ACAP 片上网络。
使用 Versal ACAP 进行设计:PCI Express
介绍 Versal 架构中 PCIe® 和 Cache Coherent 互连模块的特性和功能。
使用 Versal ACAP 进行设计 - 电源和开发板设计
提供与 Versal ACAP 设计相关的电源和热问题的系统级解析
使用 Zynq UltraScale+ RFSoC 进行设计
该课程概括介绍面向 Zynq UltraScale+ RFSoC 系列的硬模块功能,该系列特别强调数据转换器和软决策 FEC 模块。
使用 Verilog 进行设计
全面介绍 Verilog 语言。
使用 Versal AI 引擎进行设计:架构与设计流程(一)
本课程主要介绍 Versal AI 引擎架构、如何编程 AI 引擎、 PL 和 AI 引擎之间的数据通信,以及如何使用各种调试器功能分析内核程序。
使用 Versal AI 引擎进行设计:使用 AI 引擎内核进行图形编程(二)
介绍系统设计流程,以及可用于在 Versal AI 引擎内移动数据的接口。
使用 Versal AI 引擎进行设计:内核编程和优化(三)
涵盖 Versal ACAP AI 引擎的高级功能,包括在 Vitis 统一软件环境中调试应用、使用过滤器内在函数、在硬件中实现系统设计以及优化 AI 引擎内核程序。
使用 VHDL 进行设计
全面介绍 VHDL 语言。
利用 Vitis AI 平台开发 AI 推断解决方案
本课程将介绍如何将 Vitis AI 开发平台与 DNN 算法、模型、推断和训练以及云端及边缘计算平台上的框架结合使用。
使用 Gstreamer 框架开发支持视频编解码器单元的多媒体解决方案
了解如何在 Gstreamer 框架的帮助下,构建和运行针对 Zynq UltraScale+ MPSoC EV 器件的复杂多媒体应用。
使用 PetaLinux 工具进行嵌入式设计
本课程为嵌入式系统开发人员提供了使用 PetaLinux 工具针对 Xilinx SoC 创建嵌入式 Linux 系统的体验。
嵌入式系统设计
重点介绍了使用 Vivado Design Suite 的一般嵌入式概念、工具和技术。
嵌入式系统软件设计
本课程介绍软件设计开发所需的概念、工具和技术。
使用 Vitis HLS 工具执行高层次综合
本课程深入介绍了 Vitis® HLS (高层次综合) 工具。
迁移至 Vitis 嵌入式软件开发 IDE 研讨会
本次研讨会将展示使用 Vitis 统一软件平台进行软件设计开发所需的工具与技术。
自适应 SoC 中的操作系统和管理程序
为软件开发者提供选项和技术,用于在 Zynq UltraScale+ MPSoC 和 Versal ACAP 器件上选择和执行各种类型的操作系统和管理程序。
UltraFast 设计方法
了解如何使用 UltraFast 设计方法和 Vivado Design Suite 提高设计速度与可靠性。
将 Kria KV260 视觉 AI 入门套件和系统级模块运用于基于视觉的应用
了解 Xilinx Kria 系统模块 (SOM) 和 Kria KV260 视觉 AI 入门套件,您可使用开箱即用的 KV260 入门套件加速基于视觉的应用。
Vitis Model Composer:基于 MATLAB 和 Simulink 的产品
提供使用 Vitis Model Composer 工具进行基于模型的设计经验。
Zynq UltraScale+ MPSoC:启动和平台管理
为负责启动和平台管理的软件开发者介绍了 Zynq UltraScale+ MPSoC 的功能和支持。
面向硬件开发者的 Zynq UltraScale+ MPSoC
该课程概述了从硬件架构角度为硬件开发者提供有关 Zynq UltraScale+ MPSoC 系列众多功能及支持。
面向软件开发者的 Zynq UltraScale+ MPSoC
该课程概述了从软件开发角度为软件开发者提供有关 Zynq UltraScale+ MPSoC 系列的众多功能及支持。
面向系统架构师的 Zynq UltraScale+ MPSoC
本课程旨在帮助系统架构师整体了解 Zynq UltraScale+ MPSoC 系列的功能与支持。