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使用 Xilinx 7 系列产品进行设计

发布日期:
December 2017
适应水平:
FPGA 3
培训时间:
2 天

快速链接

主要文档

课程对象

参加过使用 Vivado Design Suite 1 设计 FPGA 课程的学员

必备条件

注册

了解课程安排以及学费和注册方面的信息,敬请联系我们的授权培训机构

课程说明

对学习如何有效利用 7 系列架构资源感兴趣?本课程面向有经验的和没有经验但已经完成 “使用 Vivado Design Suite 1 设计 FPGA” 课程学习的 FPGA 设计者。本课程着重了解以及如何利用此常见器件系列中的主要资源进行正确设计。

涉及的专题包括器件简介,CLB 构建,MMCM 和 PLL 时钟控制资源,全局、局部和 I/O 时钟控制技巧,存储器, FIFO 资源、DSP 和源同步资源。还介绍了各个子系列(PCI Express® 技术、模数转换器、和千兆位收发器)内的存储器控制器支持和专用硬件资源

本课程还详细讨论了适当的 HDL 编码技术,使得设计者能够避免常见错误,并充分发挥 FPGA 的最大优势。本课程采用课件和实验相结合的方式,使得您能够实际动手操作教授的原理。

软件工具

  • Vivado® HL Design 或 System Edition 2017.3

硬件

  • 架构: Artix®-7、 Spartan®-7、 Kintex®-7、 和 Virtex®-7 FPGA
  • 演示板:无

* 本课程重点介绍7系列FPGA的架构。 了解课内实验板的详细说明或其它定制方面信息,敬请联系当地授权培训机构。

获得的技能

完成此次全面的培训后,您将拥有完成下列操作所需的技能:

  • 介绍 6 输入 LUT 的所有功能以及 和 Virtex-6 FPGA 的 CLB 构建
  • 规定 7 系列 FPGA 的 CLB 资源及可用 Slice 配置
  • 定义可用于 7 系列 FPGA 的 block RAM、FIFO 与 DSP 资源
  • 适当设计 I/O 模块和 SERDES 资源
  • 确定这些系列所包含的 MMCM、PLL 和时钟布线资源
  • 确定实现高性能 DDR3 物理层接口可用的硬 资源。
  • 介绍用于所有 7 系列成员的其它专用硬件
  • 适当编写 HDL 代码,发挥 7 系列 FPGA 的最大优势

课程概要

实验 讲座 演示

第 1 天

  1. 1.1
    7 系列架构简介 检查 7 系列架构,其中包括增强的 CLB 资源、DSP 资源等。
  2. 1.2
    CLB 资源 检查 CLB 资源,如 LUT 和专用进位链。
  3. 1.3
    Slice 触发器 检查触发器的控制集以及复位和初始化功能。
  4. 1.4
    HDL 编码技术 通过生成时序汇总和利用率等多个不同报告分析带异步复位的设计。在敏感度列表中删除复位信号,从而将异步复位转换为同步复位。
  5. 1.5
    时钟控制资源 用时钟向导配置时钟子系统,提供各种时钟输出,并分配给专用全局时钟网络。
  6. 1.6
    专用硬件资源 检查 7 系列架构中的专用硬件 IP。

第 2 天

  1. 2.1
    Block RAM 存储器资源 探讨 Block RAM 资源。
  2. 2.2
    FIFO 存储器资源 探讨 FIFO 资源。
  3. 2.3
    存储器控制器 探讨 7 系列架构中用于实现高性能存储控制器的可用资源。
  4. 2.4
    DSP 资源 探讨 DSP 资源。
  5. 2.5
    I/O 资源简介 探讨 I/O 资源。
  6. 2.6
    I/O 电气资源 探讨 I/O 电气资源
  7. 2.7
    I/O 逻辑资源 探讨 I/O 逻辑资源
  8. 2.8
    收发器 探讨收发器功能
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